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基于FinFET的SoC系统设计系统设计

2019-03-18 01:13:59

基于FinFET的SoC系统设计 - 系统设计 - 电子工程

即使是如此复杂,也并不是所有模型在所有条件下都正确。因此,对于不熟悉平面晶体管的用户,模型选择会与电路相关,可能也会与布板相关。Herrin同意,“有不同点,您必须知道模型的局限性。

Nandra说,Synopsys一直结合使用SPICE和TCAD工艺模型,以及BSIM-4公共多栅极模型,以实现FinFET电路的精确仿真。他说,即使是在亚阈值区,BSIM-4也的确实现了精确的行为模型。但是,用在电路仿真时,模型会非常复杂。Nandra承认,“您必须采用结构相关的方法来解决杂散问题。”

Trihy继续这一主题。他问到,“器件模型会停在那里,从那里开始提取电路?采用FinFET电路,边界是模糊的。您可以依靠设计规则来限制交互,但是,,重要的可能不是模型的精度,而是提取的精度。”Devgan在他一次发言中,提醒说,在某些情况下,可能需要现场解决问题,对复杂的紧密封装的3D结构进行精确的提取,FinFET电路会有这种结构。

新方法,新电路

晶体管行为、布板规则和建模方法出现了很大的变化,因此,适用于28 nm平面工艺的电路拓扑不太可能用在14 nm FinFET工艺上。量化会带来一些挑战。低电压、受限的gm以及大栅极电容会导致其他变化,包括,限制扇出,处理压缩动态范围等。Soenen提醒说,“这不是电源技术,但我们计划提供1.8 V FinFET。”Herrin解释说,例如,在嵌入式应用中,电压限制意味着完全不同的ESD电路,采用新方法来支持高电压I/O。

Soenen和Nandra同意这些变化带来的影响。Soenen预测说:“您会在模拟电路中看到很多数字辅助内容。会看到开关电容滤波器,更多的使用过采样技术。”

Nandra补充说,“我们看到了FinFET之前还没有的电路。”

芯片级

对于模拟电路和数字单元库设计人员,小尺寸FinFET既有优点又有缺点。优点是更小的电路,更高的工作频率,不用太担心工艺变化,当然还有更低的亚阈值泄漏。缺点是,设计会更困难,需要更多的迭代才能达到收敛。一般而言,无法重用前几代的设计。设计人员不得不建立新电路方法、拓扑和布板。新设计意味着更长的时间,更大的风险,速度、密度和功耗在晶体管级取得的进步可能因此而消失殆尽。

对于使用模块和单元库的芯片级设计人员,则完全不同。小尺寸FinFET仅在模块和单元中比较复杂。芯片设计人员通常注意到了更小更快的模块,这些模块的静态功耗会非常低。一点,与以前的产品相比,很多设计比较容易实现功耗管理。

但还是有问题。较低的工作电压使得信号和电源完整性分析更加重要。对于综合逻辑,较低的扇出使得时序收敛变得复杂。模块级更困难的收敛意味着在终集成阶段要非常小心,不要打破任何东西。但这都是非常熟悉的问题,每一新工艺代都有这些问题。这当然不受欢迎。

总结

,对于将使用基于FinFET的SoC系统设计人员而言,这有什么含义?通过我们在这里的分析,并考虑到Intel 20 nm三栅极SoC在业界的应用经验,得出了相同的结论。

设计链上每一个连续步骤——从晶体管到单元或者电路,从电路到功能模块,从模块到芯片,从芯片到系统,趋势是发挥FinFET的优势,克服挑战。芯片设计人员获得了更快、泄漏更低的库,不需要知道单元设计人员是怎样开发它们的。

相似的,系统设计人员会看到组件密度更大的芯片——取决于结构,金属或者聚乙烯间隔、接触间隔或者栅极长度等工艺减小了面积,这提高了性能,有效的降低了泄漏电流。可能还有一些二阶效应。例如,显着降低的内核电压会对电压稳压器提出新要求,要求降低噪声,有很好的瞬变响应。某些SoC可能不支持传统的高电压I/O。

总之,对于系统开发人员,FinFET革命却如所言:密度、速度和功耗都有巨大变化。还有更有趣的一点。对电路设计人员——特别是模拟设计人员提出要求,放弃熟悉的电路,FinFET在电路级带动了关键的各类创新。新电路将带动某些SoC在新的开放应用领域大放异彩。


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